AS4C128M32MD4-062BAN

Alliance Memory
913-C128M32MD4062BAN
AS4C128M32MD4-062BAN

Tillverk:

Beskrivning:
DRAM LPDDR4, 4G, 128M x 32, 1.1V, 200 BALL TFBGA, 1600MHZ, ECC, AUTO TEMP - Tray

ECAD-modell:
Ladda ned den kostnadsfria Libary Loader för att omvandla denna fil för ditt ECAD-verktyg. Läs mer om ECAD-modellen.

Tillgänglighet

Lager:
0

Du kan fortfarande köpa produkten som en restnoterad beställning.

På beställningen:
679
Förväntad 2026-07-06
Fabrikens ledtid:
20
Veckor Uppskattad tillverkningstid i fabriken för kvantiteter som är större än vad som visas.
Minst: 1   Flera: 1
Enhetspris:
-,-- kr
Ext. pris:
-,-- kr
Est. Pris:
Denna produkt levereras UTAN KOSTNAD

Prissättning (SEK)

Antal Enhetspris
Ext. pris
430,99 kr 430,99 kr
398,72 kr 3 987,20 kr
385,97 kr 9 649,25 kr
376,60 kr 18 830,00 kr
366,02 kr 36 602,00 kr
362,75 kr 98 668,00 kr
2 584 Beräkning

Produktattribut Attributvärde Välj attribut
Alliance Memory
Produktkategori: DRAM
RoHS-direktivet:  
SDRAM Mobile - LPDDR4
4 Gbit
32 bit
1.6 GHz
FBGA-200
128 M x 32
3.5 ns
1.06 V
1.95 V
- 40 C
+ 105 C
Tray
Märke: Alliance Memory
Monteringsland: Not Available
Distributionsland: Not Available
Ursprungsland: TW
Fuktkänsliga: Yes
Monteringsstil: SMD/SMT
Produkttyp: DRAM
Fabriksförpackningskvantitet: 136
Underkategori: Memory & Data Storage
Strömstyrka - Max: 79 mA
Hittade produkter:
Markera minst en kryssruta för att visa liknande produkter
Markera minst en kryssruta ovan för att visa liknande produkter i denna kategori.
Attribut som valts: 0

USHTS:
8542320036
ECCN:
EAR99

2GB/4GB/8GB/16GB/32GB LPDDR4 SDRAM

Alliance Memory 2GB/4GB/8GB/16GB/32GB LPDDR4 SDRAM is organized as 1 or 2 channels per device, and the individual channel is 8-banks and 16-bits. This product uses a double-data-rate architecture to achieve high-speed operation. The double data rate architecture is a 16n prefetch architecture with an interface. It's designed to transfer two data words per clock cycle at the I/O pins. These devices offer fully synchronous operations referenced to the rising and falling edges of the clock. The data paths are internally pipelined and 16n bits prefetched to achieve very high bandwidth.