SN74LVC166APWR

Texas Instruments
595-SN74LVC166APWR
SN74LVC166APWR

Tillverk:

Beskrivning:
Skiftregisterräknare 1.1V to 3.6V 8-bit p arallel-load shift

Livscykel:
Ny produkt:
Nytt från denna tillverkare.
ECAD-modell:
Ladda ned den kostnadsfria Libary Loader för att omvandla denna fil för ditt ECAD-verktyg. Läs mer om ECAD-modellen.

På lager: 2 989

Lager:
2 989 Kan skickas omedelbart
Fabrikens ledtid:
18 Veckor Uppskattad tillverkningstid i fabriken för kvantiteter som är större än vad som visas.
Lång ledtid har rapporterats för denna produkt.
Minst: 1   Flera: 1   Maximalt: 25
Enhetspris:
-,-- kr
Ext. pris:
-,-- kr
Est. Pris:

Prissättning (SEK)

Antal Enhetspris
Ext. pris
5,93 kr 5,93 kr
4,22 kr 42,20 kr
3,79 kr 94,75 kr
Komplett Papprulle (beställ i multiplar av 3000)
3,79 kr 11 370,00 kr

Produktattribut Attributvärde Välj attribut
Texas Instruments
Produktkategori: Skiftregisterräknare
RoHS-direktivet:  
Parallel Load Shift
8 bit
TSSOP-16
LVC
8 Input
Push-Pull
11.2 ns
1.1 V
3.6 V
- 40 C
+ 125 C
Reel
Cut Tape
Märke: Texas Instruments
Monteringsland: Not Available
Distributionsland: Not Available
Ursprungsland: CN
Högnivå-utström: - 24 mA
Ingångstyp: CMOS
Lågnivå-utström: 24 mA
Monteringsstil: SMD/SMT
Antal utgångslinjer: 1 Output
Driftspänning: 1.1 V to 3.6 V
Produkt: Shift Registers
Produkttyp: Counter Shift Registers
Serie: SN74LVC166A
Fabriksförpackningskvantitet: 3000
Underkategori: Logic ICs
Hittade produkter:
Markera minst en kryssruta för att visa liknande produkter
Markera minst en kryssruta ovan för att visa liknande produkter i denna kategori.
Attribut som valts: 0

Denna funktion kräver att Javascript är aktiverat.

TARIC:
8542319000
USHTS:
8542390090
MXHTS:
8542399999
ECCN:
EAR99

SN74LVC166A 8-Bit Parallel-Load Shift Register

Texas Instruments SN74LVC166A 8-Bit Parallel-Load Shift Register contains one 8-bit parallel-load shift register. Data is loaded synchronously using the shift or load (SH/LD) select and clock (CLK) inputs. The Texas Instruments SN74LVC166A includes a serial (SER) input to allow for daisy chaining and an asynchronous clear (CLR) input.