Det verkar som att du har inaktiverat Javascript i din webbläsare. Vissa funktioner på den här sidan kommer inte att fungera, såvida du inte har loggat in.

Ser du något fel?

LS1012ASN7KKB

Name: NXP LS1012ASN7KKB
Brand: NXP Semiconductors
SKU: 771-LS1012ASN7KKB
Price: 351.28 SEK
Availability: InStock

Bilder är endast för referens
Se produktspecifikationer

Mouser nr:

771-LS1012ASN7KKB

Tillverk: Nr.:

LS1012ASN7KKB

Tillverk:

NXP Semiconductors

Beskrivning:

Mikroprocessorer - MPU LS1012A - ST PFE GbE PCIe SATA 1G R2

Datablad:

LS1012ASN7KKB Datablad (PDF)

ECAD-modell:

Ladda ned den kostnadsfria Libary Loader för att omvandla denna fil för ditt ECAD-verktyg. Läs mer om ECAD-modellen.

Mer information

Lär dig mer om NXP Semiconductors LS1012ASN7KKB

Leveransavisering:

Denna produkt kräver eventuellt ytterligare dokumentation vid export från USA.

På lager: 90

Lager:: 90 Kan skickas omedelbart

Ett oväntat fel har inträffat. Försök igen senare.
Fabrikens ledtid:: 39 Veckor Uppskattad tillverkningstid i fabriken för kvantiteter som är större än vad som visas.

Ange kvantitet:

Minst: 1 Flera: 1

Enhetspris:

-,-- kr

Ext. pris:

-,-- kr

Est. Pris:

Prissättning (SEK)

Antal	Enhetspris	Ext. pris
	351,28 kr	351,28 kr
	285,46 kr	2 854,60 kr
	260,65 kr	6 516,25 kr
	240,20 kr	40 353,60 kr
	239,98 kr	120 949,92 kr
1 008	Beräkning

.hidden-for-nojs { display: none; } .pull-right-nojs { justify-content: flex-end; }

Produktattribut	Attributvärde	Välj attribut
Tillverkare:	NXP
Produktkategori:	Mikroprocessorer - MPU
Leveransrestriktioner:	Denna produkt kräver eventuellt ytterligare dokumentation vid export från USA.
RoHS-direktivet:
Kärna:	ARM Cortex A53
Antal kärnor:	1 Core
Databussbredd:	64 bit
Maximal klockfrekvens:	1 GHz
Paket/låda:	VFLGA-211
L1 Cacheinstruktionsminne:	32 kB
L1 Cachedataminne:	32 kB
Driftspänning:	900 mV
Serie:	LS1012A
Monteringsstil:	SMD/SMT
Minsta drifttemperatur:	0 C
Maximal drifttemperatur:	+ 105 C
Förpackning:	Tray
Märke:	NXP Semiconductors
DataRAM-storlek:	128 kB
Instruktionstyp:	Floating Point
Gränssnittstyp:	I2C, I2S, JTAG, SDIO, SPI, UART
L2 Cacheinstruktions-/dataminne:	256 kB
Minnestyp:	DDR3L
Fuktkänsliga:	Yes
Produkttyp:	Microprocessors - MPU
Fabriksförpackningskvantitet:	168
Underkategori:	Microprocessors - MPU
Handelsnamn:	QorIQ
Övervakningstimers:	Watchdog Timer
Del # Alias:	935357527557

Hittade produkter:

Markera minst en kryssruta för att visa liknande produkter

Markera minst en kryssruta ovan för att visa liknande produkter i denna kategori.

Attribut som valts: 0

Filtrera dokument:

Datablad

LS1012ASN7KKB Datablad (PDF)

TARIC:: 8542319000
CNHTS:: 8542319091
CAHTS:: 8542310000
USHTS:: 8542310030
ECCN:: 3A991.a.1

QorIQ Layerscape LS1012A Low Power Comm ICs

NXP QorIQ Layerscape LS1012A Low Power Communications Processor is optimized for battery-backed or USB-powered, space-constrained networking and IoT applications. The LS1012A processor integrates a single ARM Cortex-A53 core running up to 800MHz with L1 and ECC-protected L2 caches. The device incorporates the same trust architecture and software compatibility of the higher-tier QorIQ LS family devices. The LS1012A processor features 32KB of L1 instruction and data cache and 256KB of coherent L2 cache. This device features a three-lane, 6GHz multi-protocol SerDes that provides support for high-speed interfaces. Support includes up to two Gigabit Ethernet ports, a DMA-controlled PCI Express® generation 2.0 port, and one SATA 3.0 port. The LS1012A also features dual USB controllers—one supporting SuperSpeed USB 3.0 with integrated PHY, the other supporting USB 2.0 functions. Additional interfaces include QuadSPI and support for SD/MMC. This processor provides intelligent integration and extreme power efficiency in a small 9.6mm x 9.6mm package for fanless, small form factor networking and IoT applications.

Layerscape Architecture

NXP Layerscape Architecture is the underlying system architecture of the QorIQ® LS series processors. The architecture enables next-generation networks with up to 100Gb/s performance and enhanced packet processing capabilities. Design effort is simplified with a standard, open programming model and a software-aware architecture framework. This design enables customers to fully exploit the underlying hardware for maximum optimization, with the capability to easily adapt to network changes for real-time soft control over the network. A uniform hardware and software model provides the compatibility and scalability required for designing end-to-end networking equipment from home-to carrier-class products. The core-agnostic architecture incorporates the optimum core for the given application: Arm® cores or Power Architecture® cores.